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集成電路EDA與驗證技術 版權信息
- ISBN：9787560651699
- 條形碼：9787560651699 ; 978-7-5606-5169-9
- 裝幀：一般膠版紙
- 冊數：暫無
- 重量：暫無
- 所屬分類：>>
集成電路EDA與驗證技術 本書特色
本書介紹了集成電路設計的相關知識和主要EDA工具的使用方法，即從晶體管的模型開始擴展至集成電路設計中的相關知識，同時對集成電路的主要EDA廠商及其主流工具進行了介紹。其中，在模擬集成電路EDA工具部分，結合原理圖編輯、模擬電路各種功能仿真、版圖設計以及驗證等各個流程，介紹了電路設計及仿真工具Cadence Spectre、版圖設計工具Cadence Virtuoso、版圖驗證及參數提取工具Mentor Calibre等；在數字集成電路EDA工具方面，先介紹了硬件描述語言Verilog-HDL，然后介紹了RTL仿真工具Modelsim和邏輯綜合工具Design Compiler的使用，對邏輯綜合中的主要流程、基本約束等進行了設計示范，*后介紹了數字后端版圖工具IC Compiler和Encounter。書中主要設計步驟都配有相應的實例進行說明。 本書可作為微電子與固體電子學專業實驗實踐教材，也可作為相關專業技術人員的自學參考書。
集成電路EDA與驗證技術 內容簡介
本書介紹了集成電路設計的相關知識和主要EDA工具的使用方法, 即從晶體管的模型開始擴展至集成電路設計中的相關知識, 同時對集成電路的主要EDA廠商及其主流工具進行了介紹。其中, 在模擬集成電路EDA工具部分, 結合原理圖編輯、模擬電路各種功能仿真、版圖設計以及驗證等各個流程, 介紹了電路設計及仿真工具Cadence Spectre、版圖設計工具Cadence Virtuoso、版圖驗證及參數提取工具Mentor Calibre等。
集成電路EDA與驗證技術 目錄
第1章 MOSFET晶體管模型 1
1.1 MOSFET模型基礎 1
1.1.1 半導體中的電子和空穴 1
1.1.2 兩端口MOS結構 2
1.1.3 積累、耗盡、反型(以p型
襯底為例) 4
1.1.4 兩端口MOS的小信號等效
電路(以p型襯底為例) 4
1.1.5 三端口MOS結構及統一的
電荷控制模型 6
1.1.6 夾斷電壓 8
1.1.7 Pao-Sah I-V模型 8
1.1.8 電荷控制模型 10
1.1.9 閾值電壓 11
1.2 面向設計應用的MOSFET模型 12
1.2.1 漏極電流的正向及反向分量 12
1.2.2 MOSFET晶體管直流特性 14
1.2.3 弱反型區與強反型區的MOSFET 16
1.2.4 小信號跨導 17
1.3 動態MOSFET模型 19
1.3.1 存儲電荷 19
1.3.2 電容系數 21
1.3.3 非準靜態小信號模型 22
1.3.4 準靜態小信號模型 24
1.3.5 本征截止頻率 24
1.4 MOSFET晶體管計算機模型和
設計參數提取 25
1.4.1 基于閾值電壓UT的MOSFET
晶體管模型(BSIM3和BSIM4) 25
1.4.2 基于表面勢的MOSFET晶體管
模型(HiSIM、MM1和PSP) 26
1.4.3 HiSIM模型 27
1.4.4 MOS模型11 28
1.4.5 PSP模型 28
1.4.6 基于電荷的模型(ACM、EKV) 29
1.4.7 ACM模型 29
1.4.8 EKV模型 30
1.5 小結 30
第2章 集成電路EDA技術概述 31
2.1 EDA技術概述 31
2.2 集成電路設計方法和設計流程簡介 35
2.2.1 半定制設計流程 36
2.2.2 全定制設計流程 41
2.3 主要的EDA廠商及其產品介紹 45
2.3.1 Cadence公司主要產品 45
2.3.2 Synopsys公司主要產品 46
2.3.3 Mentor Graphics公司主要產品 48
2.4 小結 49
第3章 模擬集成電路設計與仿真 50
3.1 Cadence Spectre概述 51
3.2 Spectre的仿真功能 53
3.3 Spectre操作指南 54
3.3.1 Spectre配置文件 54
3.3.2 Spectre運行窗口及其功能 55
3.3.3 設計庫管理器 58
3.3.4 電路圖編輯器 60
3.3.5 模擬設計環境 65
3.3.6 波形顯示窗口 67
3.3.7 波形計算器 72
3.3.8 模擬器件庫 76
3.4 低壓差線性穩壓器的設計與仿真 79
3.5 小結 86
第4章 模擬集成電路版圖設計與驗證 87
4.1 Virtuoso工作窗口 88
4.1.1 窗口標題顯示欄 90
4.1.2 工作狀態欄 91
4.1.3 菜單欄 91
4.1.4 圖標菜單 98
4.1.5 設計區 100
4.1.6 光標和指針 101
4.1.7 鼠標工作狀態 101
4.1.8 提示信息欄 102
4.1.9 版圖層選擇窗口 102
4.2 Virtuoso 操作指南 104
4.2.1 創建矩形 104
4.2.2 創建多邊形 104
4.2.3 創建路徑 105
4.2.4 創建標識名 106
4.2.5 創建元件 107
4.2.6 創建接觸孔 108
4.2.7 創建與圓形相關的圖形 109
4.2.8 移動 110
4.2.9 復制 111
4.2.10 拉伸 112
4.2.11 刪除 112
4.2.12 合并 113
4.2.13 選擇和取消選擇 113
4.2.14 改變版圖層之間的關系 114
4.2.15 切割圖形 116
4.2.16 旋轉圖形 116
4.2.17 屬性查看 117
4.2.18 分離圖形 118
4.3 Mentor Calibre版圖驗證軟件 119
4.3.1 設計規則檢查 121
4.3.2 版圖與電路圖一致性檢查 129
4.3.3 寄生參數提取 139
4.4 運算放大器版圖設計與驗證實例 150
4.4.1 NMOS晶體管版圖設計 150
4.4.2 運算放大器的版圖設計與驗證 156
4.5 小結 187
第5章 數字電路設計及仿真工具
?Modelsim 188
5.1 數字電路設計及仿真概述 188
5.2 數字電路設計方法 189
5.2.1 硬件描述語言Verilog的特點
及規范 189
5.2.2 硬件描述語言Verilog的
可綜合設計 196
5.2.3 硬件描述語言設計實例 197
5.3 數字電路仿真工具Modelsim 201
5.3.1 Modelsim特點與應用 201
5.3.2 Modelsim基本使用 203
5.3.3 Modelsim的進階使用 211
5.4 小結 224
第6章 數字邏輯綜合 225
6.1 邏輯綜合的基本概念 225
6.1.1 邏輯綜合定義 225
6.1.2 邏輯綜合步驟 226
6.2 邏輯綜合工具Design Compiler 226
6.2.1 Design Compiler的功能 227
6.2.2 DC-Tcl工具語言 228
6.3 Design Compiler邏輯綜合分析 231
6.3.1 DC設計配置 231
6.3.2 邏輯綜合工藝庫 233
6.3.3 Design Compiler的基本設計流程 234
6.4 靜態時序分析及設計約束 241
6.4.1 靜態時序分析 241
6.4.2 亞穩態 243
6.4.3 時鐘的約束 243
6.4.4 輸入輸出路徑的設計約束 245
6.4.5 組合邏輯路徑的設計約束 246
6.4.6 時間預算設計 247
6.4.7 設計環境約束 248
6.4.8 多時鐘同步設計約束 251
6.4.9 異步電路設計約束 253
6.4.10 多時鐘系統的時序約束 253
6.5 綜合實例分析 255
6.6 小結 259
第7章 物理層設計工具IC Compiler 260
7.1 IC Compiler(ICC)工具發展歷史 260
7.2 IC Compiler(ICC)設計流程介紹 262
7.3 數據準備 263
7.3.1 設計數據 263
7.3.2 邏輯庫數據 264
7.3.3 物理庫數據 265
7.3.4 創建設計數據 266
7.4 布局規劃 271
7.4.1 布局規劃的目標 271
7.4.2 芯片結構介紹 272
7.4.3 布局規劃的實現 272
7.5 電源規劃 277
7.5.1 全局電源 277
7.5.2 電源環線 278
7.5.3 電源條線 279
7.5.4 各個單元的電源連接 279
7.5.5 電壓降 280
7.6 布局 281
7.6.1 特殊單元的放置 281
7.6.2 標準單元的放置 282
7.6.3 掃描鏈重組 282
7.7 時鐘樹綜合 284
7.7.1 時鐘樹綜合的設置 284
7.7.2 時鐘樹綜合 286
7.7.3 時鐘樹分析與優化 287
7.8 布線 287
7.8.1 布線前的檢查 287
7.8.2 ICC布線步驟 288
7.8.3 特殊信號的布線 289
7.8.4 一般信號布線 290
7.9 芯片ECO與DFM 292
7.9.1 流片前ECO 293
7.9.2 流片后ECO 293
7.9.3 DFM 293
7.9.4 設計結果導出 295
7.10 小結 296
第8章 物理層設計工具Encounter 297
8.1 設計開始前的數據準備 297
8.1.1 設計數據準備 297
8.1.2 邏輯庫數據準備 298
8.1.3 物理庫數據準備 299
8.1.4 數據準備的流程與基本指令 299
8.2 布圖規劃與布局 303
8.2.1 輸入/輸出單元排布與布圖規劃 303
8.2.2 規劃電源網絡 304
8.2.3 標準單元的布局與優化 305
8.2.4 布圖規劃與布局流程及基本指令 305
8.3 時鐘樹綜合 311
8.3.1 概述 311
8.3.2 時鐘樹設計 312
8.4 布線設計 314
8.4.1 NanoRoute 314
8.4.2 特殊布線設計 314
8.4.3 常規布線設計 315
8.4.4 布線的基本流程與優化設計 315
8.5 工程改變命令與可制造性設計 316
8.5.1 ECO指令設計 317
8.5.2 DFM的基本操作 319
8.6 小結 320
展開全部
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