包郵 Verilog程序設(shè)計(jì)與EDA

作者：劉靳，劉篤仁編著

出版社：西安電子科技大學(xué)出版社出版時(shí)間：2018-12-01

開(kāi)本： 26cm 頁(yè)數(shù)： 231頁(yè)

本類(lèi)榜單：計(jì)算機(jī)/網(wǎng)絡(luò)銷(xiāo)量榜

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版權(quán)信息
內(nèi)容簡(jiǎn)介
目錄

Verilog程序設(shè)計(jì)與EDA 版權(quán)信息

ISBN：9787560649245
條形碼：9787560649245 ; 978-7-5606-4924-5
裝幀：一般膠版紙
冊(cè)數(shù)：暫無(wú)
重量：暫無(wú)
所屬分類(lèi)：
計(jì)算機(jī)/網(wǎng)絡(luò)
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計(jì)算機(jī)教材

Verilog程序設(shè)計(jì)與EDA 內(nèi)容簡(jiǎn)介

本書(shū)除緒論外共分9章，主要內(nèi)容包括：Verilog HDL的基本結(jié)構(gòu)與描述方式、Verilo HDL的基本要素、Verilog HDL的基本語(yǔ)句、組合電路設(shè)計(jì)、時(shí)序電路設(shè)計(jì)、仿真測(cè)試程序設(shè)計(jì)、組合電路設(shè)計(jì)實(shí)例、時(shí)序電路設(shè)計(jì)實(shí)例、EDA開(kāi)發(fā)軟件等。書(shū)中選用了相當(dāng)數(shù)量的例題、實(shí)例，便于讀者聯(lián)系實(shí)際，舉一反三，學(xué)習(xí)運(yùn)用。本書(shū)可作為高等學(xué)校通信、電子工程、自動(dòng)控制、工業(yè)自動(dòng)化、檢測(cè)技術(shù)及電子技術(shù)應(yīng)用等相關(guān)電類(lèi)專(zhuān)業(yè)本科和專(zhuān)科生Verilog HDL、EDA課程的教材和教學(xué)參考書(shū)，也可作為相關(guān)工程技術(shù)人員的學(xué)習(xí)參考書(shū)。

Verilog程序設(shè)計(jì)與EDA 目錄

緒論 1 0.1 關(guān)于Verilog HDL 1 0.2 關(guān)于EDA 2 第1章 Verilog HDL的基本結(jié)構(gòu)與描述方式 3 1.1 基本結(jié)構(gòu) 3 1.2 描述方式 6 1.2.1 數(shù)據(jù)流描述方式 6 1.2.2 行為描述方式 9 1.2.3 結(jié)構(gòu)化描述方式 12 1.2.4 混合描述方式 15 思考與習(xí)題 17 第2章 Verilog HDL的基本要素 18 2.1 標(biāo)識(shí)符(identifier) 18 2.2 格式與注釋 18 2.3 數(shù)據(jù) 18 2.3.1 常量 18 2.3.2 變量 20 2.3.3 Verilog HDL四種基本的值 20 2.4 數(shù)據(jù)類(lèi)型 21 2.4.1 線網(wǎng)類(lèi)型 21 2.4.2 寄存器類(lèi)型 23 2.5 操作符 25 2.6 系統(tǒng)函數(shù)和系統(tǒng)任務(wù) 27 2.7 編譯預(yù)處理指令 29 思考與習(xí)題 30 第3章 Verilog HDL的基本語(yǔ)句 31 3.1 賦值語(yǔ)句 31 3.1.1 連續(xù)賦值語(yǔ)句和過(guò)程賦值語(yǔ)句 31 3.1.2 阻塞賦值語(yǔ)句和非阻塞賦值語(yǔ)句 32 3.2 塊語(yǔ)句 34 3.2.1 順序塊語(yǔ)句 34 3.2.2 并行塊語(yǔ)句 35 3.3 條件語(yǔ)句 37 3.3.1 if else語(yǔ)句 37 3.3.2 case語(yǔ)句 38 3.3.3 條件操作符構(gòu)成的語(yǔ)句 39 3.4 循環(huán)語(yǔ)句 39 3.4.1 forever循環(huán)語(yǔ)句 39 3.4.2 repeat循環(huán) 40 3.4.3 while循環(huán) 40 3.4.4 for循環(huán) 41 3.5 結(jié)構(gòu)說(shuō)明語(yǔ)句 42 3.5.1 task(任務(wù)) 42 3.5.2 function(函數(shù)) 43 3.6 行為描述語(yǔ)句 44 3.6.1 initial語(yǔ)句 44 3.6.2 always語(yǔ)句 44 3.7 內(nèi)置門(mén)語(yǔ)句 47 3.7.1 多輸入門(mén) 47 3.7.2 多輸出門(mén) 48 3.7.3 使能門(mén) 48 3.7.4 上拉和下拉 49 3.8 內(nèi)置開(kāi)關(guān)語(yǔ)句 49 3.8.1 mos開(kāi)關(guān) 50 3.8.2 cmos開(kāi)關(guān) 50 3.8.3 pass開(kāi)關(guān) 50 3.8.4 pass_en開(kāi)關(guān) 50 3.9 用戶(hù)定義原語(yǔ)UDP 51 3.9.1 UDP的結(jié)構(gòu) 51 3.9.2 UDP的實(shí)例化應(yīng)用 52 3.9.3 組合電路UDP舉例 52 3.9.4 時(shí)序電路UDP舉例 53 3.10 force強(qiáng)迫賦值語(yǔ)句 56 3.11 specify延遲說(shuō)明塊 57 3.12 關(guān)于Verilog-2001新增的一些特性 57 3.13 關(guān)于Verilog-2005 59 思考與習(xí)題 60 第4章組合電路設(shè)計(jì) 61 4.1 簡(jiǎn)單組合電路設(shè)計(jì) 61 4.1.1 表決電路 61 4.1.2 碼制轉(zhuǎn)換電路 63 4.1.3 比較器 65 4.1.4 譯碼器 67 4.2 復(fù)雜組合電路設(shè)計(jì) 69 4.2.1 多位比較器 69 4.2.2 多人表決器 71 4.2.3 8選1數(shù)據(jù)選擇器 71 4.2.4 一位全加(減)器 72 4.2.5 4位減法、加法器 73 4.2.6 3位、8位二進(jìn)制乘法器設(shè)計(jì) 75 思考與習(xí)題 76 第5章時(shí)序電路設(shè)計(jì) 77 5.1 簡(jiǎn)單時(shí)序電路設(shè)計(jì) 77 5.1.1 基本D觸發(fā)器 77 5.1.2 帶異步清0、異步置1的 D觸發(fā)器 77 5.1.3 帶異步清0、異步置1的 JK觸發(fā)器 79 5.1.4 鎖存器和寄存器 80 5.2 復(fù)雜時(shí)序電路設(shè)計(jì) 81 5.2.1 自由風(fēng)格設(shè)計(jì) 81 5.2.2 有限狀態(tài)機(jī)FSM 87 5.3 時(shí)序電路設(shè)計(jì)中的同步與異步 95 思考與習(xí)題 96 第6章仿真測(cè)試程序設(shè)計(jì) 97 6.1 用Verilog HDL設(shè)計(jì)仿真測(cè)試程序 97 6.1.1 七段數(shù)碼管譯碼器測(cè)試模塊 97 6.1.2 分頻器測(cè)試模塊 100 6.1.3 阻塞賦值與非阻塞賦值的測(cè)試模塊 101 6.1.4 序列檢測(cè)器測(cè)試模塊 105 6.1.5 關(guān)于WARNING 107 6.1.6 關(guān)于測(cè)試模塊及其基本結(jié)構(gòu) 107 6.2 用ABEL-HDL設(shè)計(jì)仿真測(cè)試向量 108 6.2.1 ABEL-HDL測(cè)試向量 108 6.2.2 七段數(shù)碼管譯碼器測(cè)試向量 109 6.2.3 4位加法器測(cè)試向量 110 6.2.4 序列檢測(cè)器測(cè)試向量 111 6.2.5 變模計(jì)數(shù)器測(cè)試向量 113 6.3 Altera公司的Quartus Ⅱ波形仿真 115 思考與習(xí)題 115 第7章組合電路設(shè)計(jì)實(shí)例 118 7.1 編碼器 118 7.2 譯碼器 120 7.3 數(shù)據(jù)選擇器 123 7.4 數(shù)據(jù)分配器 125 7.5 數(shù)值比較器 128 7.6 通過(guò)EPM240開(kāi)發(fā)板驗(yàn)證組合電路 129 思考與習(xí)題 130 第8章時(shí)序電路設(shè)計(jì)實(shí)例 131 8.1 序列檢測(cè)器 131 8.2 脈沖分配器 140 8.3 8路搶答器 143 8.4 數(shù)字跑表 145 8.5 交通燈控制系統(tǒng) 149 8.6 以2遞增的變模計(jì)數(shù)器 154 8.7 定時(shí)器的Verilog編程實(shí)現(xiàn) 156 8.8 ATM信元的接收及空信元的檢測(cè)系統(tǒng) 162 8.9 點(diǎn)陣漢字顯示系統(tǒng) 167 8.10 通過(guò)EPM240開(kāi)發(fā)板驗(yàn)證的幾個(gè)時(shí)序電路 177 8.10.1 8個(gè)發(fā)光二極管按8位計(jì)數(shù)器規(guī)律循環(huán)顯示 177 8.10.2 第1個(gè)數(shù)碼管動(dòng)態(tài)顯示 0～7 178 8.10.3 4個(gè)數(shù)碼管顯示3210 180 8.10.4 一段音樂(lè)演奏程序設(shè)計(jì) 181 思考與習(xí)題 184 第9章 EDA開(kāi)發(fā)軟件 185 9.1 Xilinx公司的EDA開(kāi)發(fā)軟件 185 9.1.1 Xilinx ISE Design Suite 13.x 185 9.1.2 Xilinx ISE13應(yīng)用舉例 185 9.2 Lattice公司的EDA開(kāi)發(fā)軟件 200 9.2.1 ispDesignEXPERT應(yīng)用 201 9.2.2 ispDesignEXPERT應(yīng)用舉例 203 9.2.3 ispLEVER Classic應(yīng)用 212 9.2.4 ispLEVER Classic應(yīng)用實(shí)例 214 9.2.5 Lattice Diamond簡(jiǎn)介 221 9.3 Altera 公司的EDA開(kāi)發(fā)軟件 223 9.3.1 Quartus Ⅱ簡(jiǎn)介 223 9.3.2 Quartus Ⅱ 9.0基本操作應(yīng)用 223 9.4 EDA開(kāi)發(fā)軟件和Modelsim的區(qū)別 226 思考與習(xí)題 226 附錄1 Verilog關(guān)鍵字 227 附錄2 Nexys3 Digilent技術(shù)支持 228 附錄3 Nexys3開(kāi)發(fā)板 229 附錄4 EPM240T100C5開(kāi)發(fā)板 230 參考文獻(xiàn) 231

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