Ŀ�
ǰ��
��1�”���ϵ�y�OӋ����
1.1����
1.2ģ�M�·�͔����·
1.2.1ģ�M��̖�͔�����̖
1.2.2ģ���D�Q
1.2.3ģ�M�·�͔����·
1.3�����·�OӋ
1.3.1�����·�cϵ�y
1.3.2�����·�OӋ����
1.4Ӳ�������Z��
1.5���}��˼���}
��2�”����·���A
2.1׃���ͺ���
2.2����߉݋�Pϵ
2.2.1߉݋�c
2.2.2߉݋��
2.2.3߉݋��
2.3߉݋�T�͔����·
2.3.1���w��
2.3.2߉݋�T
2.3.3߉݋�·�ı�ʾ
2.4���������Ϳ��Z�D
2.4.1��������
2.4.2*С헵Ķ��x�������|
2.4.3���Z�D������߉݋����
2.5CMOS߉݋�T�·
2.5.1NMOS߉݋�T
2.5.2CMOS߉݋�T
2.6�OӋ���F
2.6.1�˜�оƬ
2.6.2�ɾ���߉݋����
2.6.3ȫ����оƬ���˜ʆ�Ԫ���T���
2.7���}��˼���}
��3��Verilog HDLӲ�������Z��
3.1��������
3.1.1ģ�K
3.1.2�հ׺�ע�
3.1.3�P�I��
3.1.4���R��
3.2�������
3.2.1��ֵ߉݋ϵ�y
3.2.2���W��׃��
3.2.3�з�̖�͟o��̖��
3.3�Ӵλ��OӋ
3.3.1�OӋ�����W
3.3.2ģ�K����
3.3.3�˿��B��Ҏ�t
3.4�T������
3.4.1��ݔ���T
3.4.2��ݔ���T
3.4.3���B�T
3.4.4�T��Ќ���
3.5�΄պͺ���
3.5.1�΄�
3.5.2����
3.5.3�΄պͺ����ą^�e
3.5.4�OӋ���������״aӋ����
3.6�������OӋ
3.6.1�궨�x
3.6.2�l�����g
3.6.3����
3.7���}��˼���}
��4�½M��߉݋�·�OӋ
4.1�M��߉݋�·
4.2�B�m�xֵ�Z��
4.3�M��߉݋always�K
4.4Verilog HDL������
4.4.1���_ʽ
4.4.2������
4.4.3������
4.4.4���������ȼ�
4.5if�Z��
4.5.1�����Z��
4.5.2�OӋ����
4.6case�Z��
4.6.1�����Z��
4.6.2�OӋ����
4.7�Q�ߘ�
4.7.1full case��parallel case
4.7.2���ȽY��·�ɾW�j
4.7.3���нY��·�ɾW�j
4.8�M��߉݋�·�OӋ����
4.8.1�з�̖�ӷ���
4.8.2���
4.8.3���B߉݋
4.8.4���c���ӷ���
4.8.5�M��߉݋�˷���
4.9�OӋ����
4.9.1����������
4.9.2�������P���·
4.9.3���ܹ���
4.10�M��߉݋�·���OӋҪ�c
4.10.1�M��߉݋�·�OӋ�ij�Ҋ�e�`
4.10.2�M��߉݋�·�OӋҎ�t
4.11�M��߉݋�·Testbench
4.11.1����߉݋�Ę���
4.11.2�M��߉݋�·Testbench����
4.12���}��˼���}
��5��Ҏ�t�r��߉݋�·�OӋ
5.1�r��߉݋�·
5.1.1�r��߉݋�·�Y���������^��
5.1.2�r��߉݋�·������
5.2�����惦Ԫ��
5.2.1D�i����
5.2.2D�|�l��
5.2.3�Ĵ����ͼĴ����ļ�
5.3Ҏ�t�r��߉݋�·�OӋ����
5.3.1Ӌ����
5.3.2��λ�Ĵ���
5.3.3���Է�����λ�Ĵ���
5.3.4ͬ�� FIFO
5.4ѭ�h�Z��
5.4.1forѭ�h�Z��
5.4.2while�Z��
5.5�����Z��
5.5.1ѭ�h�����Z��
5.5.2�l�������Z��
5.5.3case�����Z��
5.6�r��߉݋�·Testbench
5.7�OӋ����
5.7.1�����xֵ�ͷ������xֵ
5.7.2�M��߉݋�h
5.7.3������̖���`��
5.7.4�T�ؕr犵��`��
5.7.5�����r犵�ʹ��
5.8���}��˼���}
��6�����ޠ�B�C�OӋԭ��
6.1���ޠ�B�C
6.1.1������B�C��Ħ����B�C
6.1.2߅�ؙz�y�·
6.1.3������B�C��Ħ����B�C�ı��^
6.2��B�D�Q�D���㷨��B�C�D
6.2.1��B�D�Q�D
6.2.2�㷨��B�C�D
6.3���ޠ�B�C�ĕr��
6.4��B�xֵ
6.4.1δ�à�B��̎��
6.4.2��B�xֵ���·��Ӱ�
6.4.3��ǰݔ���·
6.5���ޠ�B�C�Č��F
6.5.1���a�L��
6.5.2Verilog HDL��B�xֵ
6.5.3�ɶ�ʽalways�K
6.5.4���ʽalways�K
6.5.5һ��ʽalways�K
6.6�OӋ����
6.6.1���Йz�y��
6.6.2�I�P�����·
6.6.3�ٲ��·
6.6.4BCD�a��3�a�D�Q�·
6.7���}��˼���}
��7�����ޠ�B�C�OӋ���`
7.1܉��܇������
7.1.1���}����
7.1.2܉��܇�\�з���ݔ����̖
7.1.3�_�Pλ��ݔ����̖
7.1.4������ݔ����̖
7.1.5�OӋ���F
7.2�w�C����ܿ�����
7.2.1���}����
7.2.2�OӋ���F
7.3�惦��������
7.3.1SRAM�x���r��
7.3.2SRAM����������ͨ��
7.3.3SRAM����������ͨ��
7.4ͨ�î����հl��UART
7.4.1����ģ�K
7.4.2�l��ģ�K
7.5���}��˼���}
��8�•r��������A
8.1�M��߉݋�·�Ă������t
8.1.1�M��߉݋�·�������t�Ķ��x
8.1.2�������t�a����
8.1.3�������t��Ӌ��
8.2�r��߉݋�·�Ă������t
8.2.1���_�����_���t·��
8.2.2ݔ�뵽�Ĵ�������ݔ�����t·��
8.2.3�r犵�ݔ�����t·��
8.2.4�Ĵ������Ĵ������t·��
8.2.5�r��߉݋�·��*�߹����l��
8.2.6�����r�g�ͱ��֕r�g���{��
8.3����·��*�߹����l��
8.4�{���·�Ľ����r�g�ͱ��֕r�g
8.5ͬ���·�ĕr���������
8.5.1�����r�g��*�߹����l��
8.5.2���֕r�g
8.5.3ݔ�����P�ĕr�򅢔�
8.5.4ݔ�����P�ĕr�򅢔�
8.6���Еr�ƫб��r�ĕr�����
8.6.1�r�ƫб��ͬ���OӋ��Ӱ�
8.6.2�r�ƫб���ڽ����r�g��*�ߕr��l�ʵ�Ӱ�
8.6.3�r�ƫб�����֕r�g�s����Ӱ�
8.7���}��˼���}
��9�”���ͨ���OӋԭ��
9.1����ͨ��
9.2�Ĵ�����ݔ���OӋ
9.2.1�㷨
9.2.2������ģ��
9.2.3�Ĵ�����ݔ���OӋ
9.3FSMD�OӋԭ��
9.3.1�Ĵ�����ݔ����
9.3.2����ͨ��
9.3.3����ͨ��
9.4FSMD�OӋ
9.4.1ASMD�D
9.