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EDA實(shí)用技術(shù) 版權(quán)信息
- ISBN：9787564356798
- 條形碼：9787564356798 ; 978-7-5643-5679-8
- 裝幀：一般膠版紙
- 冊(cè)數(shù)：暫無(wú)
- 重量：暫無(wú)
- 所屬分類：>>
EDA實(shí)用技術(shù) 本書(shū)特色
本書(shū)共有8章內(nèi)容：分別介紹了EDA設(shè)計(jì)流程及其工具；FPGA/CPLD結(jié)構(gòu)與應(yīng)用；VHDL設(shè)計(jì)初步；QuartusII應(yīng)用向?qū)；VHDL設(shè)計(jì)進(jìn)階，VHDL結(jié)構(gòu)與要素；宏功能模塊與IP應(yīng)用；VHDL基本語(yǔ)句；很后是本書(shū)對(duì)應(yīng)的一些實(shí)驗(yàn)。本書(shū)實(shí)戰(zhàn)性強(qiáng)，可供電子信息相關(guān)專業(yè)學(xué)生或技術(shù)人員使用。
EDA實(shí)用技術(shù) 內(nèi)容簡(jiǎn)介
《EDA實(shí)用技術(shù)》共有8章內(nèi)容：分別介紹了EDA設(shè)計(jì)流程及其工具；FPGA/CPLD結(jié)構(gòu)與應(yīng)用；VHDL設(shè)計(jì)初步；QuartusII應(yīng)用向?qū)；VHDL設(shè)計(jì)進(jìn)階，VHDL結(jié)構(gòu)與要素；宏功能模塊與IP應(yīng)用；VHDL基本語(yǔ)句；*后是《EDA實(shí)用技術(shù)》對(duì)應(yīng)的一些實(shí)驗(yàn)！ 禘DA實(shí)用技術(shù)》實(shí)戰(zhàn)性強(qiáng)，可供電子信息相關(guān)專業(yè)學(xué)生或技術(shù)人員使用。
EDA實(shí)用技術(shù) 目錄
情景1 概 述 1.1 EDA技術(shù)及其發(fā)展 1.2 EDA技術(shù)實(shí)現(xiàn)目標(biāo) 1.3 硬件描述語(yǔ)言VHDL 1.4 VHDL綜合 1.5 基于VHDL的自頂向下設(shè)計(jì)方法 1.6 EDA技術(shù)的優(yōu)勢(shì) 1.7 EDA的發(fā)展趨勢(shì)情景2 EDA設(shè)計(jì)流程及其工具 2.1 EDA設(shè)計(jì)流程 2.2 ASIC及其設(shè)計(jì)流程 2.3 常用EDA工具 2.4 QuartusⅡ簡(jiǎn)介 2.5 IP核概念介紹情景3 FPGA／CPLD結(jié)構(gòu)與應(yīng)用 3.1 概述 3.2 簡(jiǎn)單可編程邏輯器件原理情景4 VHDL設(shè)計(jì)初步 4.1 多路選擇器的VHDL描述 4.2 寄存器描述及其VHDL語(yǔ)言現(xiàn)象 4.3 1位二進(jìn)制全加器的VHDL描述 4.4 計(jì)數(shù)器設(shè)計(jì) 4.5 一般加法計(jì)數(shù)器設(shè)計(jì)情景5 QuartusⅡ應(yīng)用向?qū)? 5.1 基本設(shè)計(jì)流程 5.2 Quartus：工程示例情景6 VHDL設(shè)計(jì)進(jìn)階 6.1 VHDL語(yǔ)法要素 6.2 VHDL語(yǔ)言順序語(yǔ)句 6.3 VHDL并行語(yǔ)句 6.4 子程序情景7 狀態(tài)機(jī)設(shè)計(jì) 7.1 狀態(tài)機(jī)的定義 7.2 狀態(tài)機(jī)的分類 7.3 狀態(tài)機(jī)的設(shè)計(jì)步驟 7.4 MealY型狀態(tài)機(jī)設(shè)計(jì) 7.5 Mealy狀態(tài)機(jī)優(yōu)化 7.6 Moore型有限狀態(tài)機(jī)設(shè)計(jì)情景8 實(shí)驗(yàn)練習(xí) 實(shí)驗(yàn)一 組合邏輯3.8譯碼器的設(shè)計(jì) 實(shí)驗(yàn)二 組合邏輯電路的設(shè)計(jì) 實(shí)驗(yàn)三 觸發(fā)器功能的模擬實(shí)現(xiàn) 實(shí)驗(yàn)四 掃描顯示驅(qū)動(dòng)電路 實(shí)驗(yàn)五 計(jì)數(shù)器及時(shí)序電路 實(shí)驗(yàn)六 數(shù)字鐘(綜合實(shí)驗(yàn)) 實(shí)驗(yàn)七 字符發(fā)生器參考文獻(xiàn)
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