��1��EDA���g����
1.1 EDA���g����lչ
1.1.1 EDA���g�ĸ���
1.1.2 EDA���g�İlչ
1.2 EDA�OӋ����
1.2.1 FPGA/CPLD�����OӋ����
1.2.2 ASIC�����OӋ����������
1.3 EDA�OӋ����
1.4Ӳ�������Z��
1.4.1Ӳ�������Z�Եij��F�����x
1.4.2 VHDL��Verilog HDL
1.4.3Ӳ�������Z�Եİlչ
1.4.4�W��Ӳ�������Z�Ե�Ҫ�c
1.5����EDA����
1.5.1����EDA����
��1��EDA���g����
1.1 EDA���g����lչ
1.1.1 EDA���g�ĸ���
1.1.2 EDA���g�İlչ
1.2 EDA�OӋ����
1.2.1 FPGA/CPLD�����OӋ����
1.2.2 ASIC�����OӋ����������
1.3 EDA�OӋ����
1.4Ӳ�������Z��
1.4.1Ӳ�������Z�Եij��F�����x
1.4.2 VHDL��Verilog HDL
1.4.3Ӳ�������Z�Եİlչ
1.4.4�W��Ӳ�������Z�Ե�Ҫ�c
1.5����EDA����
1.5.1����EDA����
1.5.2����EDA����
1.5.3 EDA���ߵİlչڅ��
1.6 IP���cEDA���g���Pϵ
���}
��2�¿ɾ���߉݋����
2.1 �ɾ���߉݋��������
2.1.1��rrL���ɾ���߉݋
2.1.2߉݋Ԫ����PLD�Ȳ��Y���·��
��̖��ʾ
2.1.3 PLD�İlչ�v��
2.1.4 PLD�ķ��
2.2����CPLD��FPGA�����Y��
2.2.1 Altera CPLD�����Y��
2.2.2 ��CPLD��0 FPGA
2.2.3 Altera FPGA�����Y��
2.2.4 CPLD�cFPGA����
2.3 CPLD��FPGA�ľ����c����
2.3.1 CPLD��FPGA�ľ����c���ø���
2.3.2 CPLD�ľ����·
2.3.3 FPGA�������·
2.4����CPLD��FPGA�aƷ
2.4.1 Xilinx��˾��CPLD��FPGA
2.4.2 Altera��˾��CPLD��FPGA
2.4.3 Lattice��˾��CPLD��FPGA
���}
��3��VHDL�Z�����T
3.1 VHDL�Z�Ը���
3.2�ɂ����εĽM���·ʾ��
3.2.1 2�x1��·�x�������OӋ
3.2.2��������OӋ
3.2.3 VHDL���a�OӋ�����Y��
3.3��ͳ����
3.3.1��ͳ�����ķN�
3.3.2��ͳ������ʹ��
3.3.3������Ķ��x
3.4���w����
3.4.1 ���w�����Z��ĽY��
3.4.2�˿�•��
3.4.3�•��
3.5�Y���w����
3.5.1�Y���w�����Z��Y��
3.5.2�f���Z��
3.5.3���������Z��
3.6����
3.7�ӴνY����VHDL����
3.7.1 Ԫ��•����Ԫ������
3.7.2م����đ���
3.8���Εr���·������
���}
��4��VHDL�Z��Ҫ��
��5��VHDL�����Z��
��6� �B�C���OӋ
��7�³�������ӳ���
��8�·���yԇƽ�_
��9�”������ϵ�y�OӋ�����͌���
���A�A���x�����
���B VHDL�����P�I��
�����īI