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數(shù)字系統(tǒng)設(shè)計(jì)：Verilog實(shí)現(xiàn)
包郵 數(shù)字系統(tǒng)設(shè)計(jì)：Verilog實(shí)現(xiàn)
作者：夏宇聞 編著
開(kāi)本：
16開(kāi)
頁(yè)數(shù)：
373
本類榜單：工業(yè)技術(shù)銷量榜
溫馨提示：5折以下圖書(shū)主要為出版社尾貨，大部分為全新（有塑封/無(wú)塑封），個(gè)別圖書(shū)品相8-9成新、切口
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數(shù)字系統(tǒng)設(shè)計(jì)：Verilog實(shí)現(xiàn) 版權(quán)信息
- ISBN：7040171988
- 條形碼：9787040171983 ; 978-7-04-017198-3
- 裝幀：簡(jiǎn)裝本
- 冊(cè)數(shù)：暫無(wú)
- 重量：暫無(wú)
- 所屬分類：>>
數(shù)字系統(tǒng)設(shè)計(jì)：Verilog實(shí)現(xiàn) 本書(shū)特色
本書(shū)在《從算法設(shè)計(jì)到硬件邏輯的實(shí)現(xiàn)----復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog HDL設(shè)計(jì)技術(shù)和方法》（2001高教版）基礎(chǔ)上，做了許多修改，補(bǔ)充了一些常用的Verilog 2001標(biāo)準(zhǔn)的新內(nèi)容，添加了一些由淺入深的常用設(shè)計(jì)示例，再逐步過(guò)渡到工程設(shè)計(jì)范例的講解。為了使不同層次的讀者都有所收獲，教材上冊(cè)的前八章可以作為本科生的入門教材，從第九章到十八章可以作為本科高年級(jí)或研究生學(xué)習(xí)數(shù)字系統(tǒng)設(shè)計(jì)的參考，也可以作為有數(shù)字電路基礎(chǔ)知識(shí)的年輕工程師們的自學(xué)教材。每章講課或者閱讀大約需要用兩小時(shí)。每章后都有總結(jié)和思考題幫助同學(xué)們復(fù)習(xí)課堂講述的內(nèi)容。本書(shū)同時(shí)配有光盤和Verilog HDL語(yǔ)法手冊(cè)及實(shí)驗(yàn)練習(xí)配套用書(shū)。光盤內(nèi)有用Power Point編寫(xiě)的教案，供老師和同學(xué)參考，還有許多已經(jīng)錄入的練習(xí)示范題，可供同學(xué)直接模仿、修改和參考，以便更快地掌握Verilog設(shè)計(jì)方法。本書(shū)內(nèi)容豐富翔實(shí)，緊跟數(shù)字設(shè)計(jì)技術(shù)的*新發(fā)展，可以作為計(jì)算機(jī)、電子技術(shù)及相關(guān)專業(yè)的教材，也可供工程技術(shù)和科研人員參考使用。
數(shù)字系統(tǒng)設(shè)計(jì)：Verilog實(shí)現(xiàn) 內(nèi)容簡(jiǎn)介
本書(shū)在介紹現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法思想的基礎(chǔ)上，講解了常用的Verilog HDL語(yǔ)法，剖析了數(shù)字系統(tǒng)設(shè)計(jì)方法的核心。
數(shù)字系統(tǒng)設(shè)計(jì)：Verilog實(shí)現(xiàn) 目錄
| **篇緒論. |
| 總結(jié) |
| 思考題 |
| 第二篇基礎(chǔ)部分 |
| **章Verilog的基本知識(shí) |
| 1.1硬件描述語(yǔ)言 |
| 1.2VerilogHDL的歷史 |
| 1.3VerilogHDL和VHDL的比較 |
| 1.4Verilog的應(yīng)用情況和適用的設(shè)計(jì) |
| 1.5采用VerilogHDL設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn) |
| 1.6采用硬件描述語(yǔ)言的設(shè)計(jì)流程簡(jiǎn)介 |
| 本章小結(jié) |
| 思考題 |
| 第二章Verilog語(yǔ)法的基本概念 |
| 2.1Verilog模塊的基本概念 |
| 2.2Verilog用于模塊的測(cè)試 |
| 本章小結(jié) |
| 思考題 |
| 第三章模塊的結(jié)構(gòu).數(shù)據(jù)類型和變量.基本的運(yùn)算符號(hào) |
| 3.1模塊的結(jié)構(gòu) |
| 3.2數(shù)據(jù)類型及其常量與變量 |
| 3.3運(yùn)算符及表達(dá)式 |
| 本章小結(jié) |
| 思考題 |
| 第四章運(yùn)算符.賦值語(yǔ)句與結(jié)構(gòu)說(shuō)明語(yǔ)句 |
| 4.1邏輯運(yùn)算符 |
| 4.2關(guān)系運(yùn)算符 |
| 4.3等式運(yùn)算符 |
| 4.4移位運(yùn)算符 |
| 4.5位拼接運(yùn)算符 |
| 4.6縮減運(yùn)算符 |
| 4.7優(yōu)先級(jí)別 |
| 4.8關(guān)鍵詞 |
| 4.9賦值語(yǔ)句和塊語(yǔ)句 |
| 第五章條件語(yǔ)句.循環(huán)語(yǔ)句.塊語(yǔ)句與生成語(yǔ)句 |
| 5.1條件語(yǔ)句(if／else語(yǔ)句) |
| 5.2case語(yǔ)句 |
| 5.3條件語(yǔ)句的語(yǔ)法 |
| 5.4多路分支語(yǔ)句 |
| 5.5循環(huán)語(yǔ)句 |
| 5.6順序塊和并行塊 |
| 5.7生成塊 |
| 5.8舉例 |
| 本章小結(jié) |
| 思考題 |
| 第六章結(jié)構(gòu)語(yǔ)句.系統(tǒng)任務(wù).函數(shù)語(yǔ)句和顯示系統(tǒng)任務(wù) |
| 6.1結(jié)構(gòu)語(yǔ)句 |
| 6.2常用的系統(tǒng)任務(wù) |
| 6.3其他系統(tǒng)函數(shù)和任務(wù) |
| 本章小結(jié) |
| 思考題 |
| 第七章調(diào)試用系統(tǒng)任務(wù)和常用編譯預(yù)處理語(yǔ)句 |
| 7.1系統(tǒng)任務(wù)$monitor |
| 7.2時(shí)間度量系統(tǒng)函數(shù)$time |
| 7.3系統(tǒng)任務(wù)$finish |
| 7.4系統(tǒng)任務(wù)$stop |
| 7.5系統(tǒng)任務(wù)$readmemb和$readmemh |
| 7.6系統(tǒng)任務(wù)$random |
| 7.7編譯預(yù)處理 |
| 本章小結(jié) |
| 思考題 |
| 第八章語(yǔ)法概念練習(xí) |
| 本章小結(jié) |
| 第三篇設(shè)計(jì)和驗(yàn)證部分 |
| 第九章VerilogHDL模型的不同抽象級(jí)別.. |
| 9.1門級(jí)結(jié)構(gòu)描述 |
| 9.2VerilogHDL的行為描述建模 |
| 9.3用戶定義的原語(yǔ) |
| 本章小結(jié) |
| 思考題 |
| 第十章編寫(xiě)和驗(yàn)證簡(jiǎn)單的純組合邏輯模塊 |
| 10.1加法器 |
| 10.2乘法器 |
| 10.3比較器 |
| 10.4多路選擇器 |
| 10.5總線和總線操作 |
| 10.6流水線 |
| 本章小結(jié) |
| 思考題 |
| 第十一章復(fù)雜數(shù)字系統(tǒng)的構(gòu)成 |
| 11.1運(yùn)算部件和數(shù)據(jù)流動(dòng)的控制邏輯 |
| 11.2數(shù)據(jù)在寄存器中的暫時(shí)保存 |
| 11.3數(shù)據(jù)流動(dòng)的控制 |
| 11.4同步時(shí)序邏輯在VerilogHDL設(shè)計(jì)中的應(yīng)用 |
| 11.5數(shù)據(jù)接口的同步方法 |
| 本章小結(jié) |
| 思考題 |
| 第十二章同步狀態(tài)機(jī)的原理.結(jié)構(gòu)和設(shè)計(jì) |
| 12.1狀態(tài)機(jī)的結(jié)構(gòu) |
| 12.2Mealy狀態(tài)機(jī)和Moore狀態(tài)機(jī)的區(qū)別 |
| 12.3用Verilog來(lái)描述可綜合的 |
| 狀態(tài)機(jī) |
| 本章小結(jié) |
| 思考題 |
| 第十三章設(shè)計(jì)可綜合狀態(tài)機(jī)的指導(dǎo)原則 |
| 13.1用VerilogHDL語(yǔ)言設(shè)計(jì)可綜合狀態(tài)機(jī)的指導(dǎo)原則 |
| 13.2典型的狀態(tài)機(jī)實(shí)例 |
| 13.3綜合的一般原則 |
| 13.4語(yǔ)言指導(dǎo)原則 |
| 13.5可綜合風(fēng)格的VerilogHDL模塊實(shí)例 |
| 13.6狀態(tài)機(jī)的置位與復(fù)位 |
| 本章小結(jié) |
| 思考題 |
| 第十四章深入理解阻塞和非阻塞賦值 |
| 14.1阻塞和非阻塞賦值的區(qū)別 |
| 14.2Verilog模塊編程要點(diǎn) |
| 14.3Verilog的層次化事件隊(duì)列 |
| 14.4自觸發(fā)always塊 |
| 14.5移位寄存器模型 |
| 14.6阻塞賦值及一些簡(jiǎn)單的例子 |
| 14.7線性反饋移位寄存器建模 |
| 14.8組合邏輯建模 |
| 14.9時(shí)序和組合的混合邏輯 |
| 14.10其他將阻塞和非阻塞混合使用的原則 |
| 14.11對(duì)同一變量進(jìn)行多次賦值 |
| 14.12常見(jiàn)的對(duì)于非阻塞賦值的誤解 |
| 本章小結(jié) |
| 思考題 |
| 第十五章較復(fù)雜時(shí)序邏輯電路設(shè)計(jì)實(shí)踐 |
| 15.1一個(gè)簡(jiǎn)單的狀態(tài)機(jī)設(shè)計(jì)——序列檢測(cè)器 |
| 15.2并行數(shù)據(jù)流轉(zhuǎn)換為一種特殊串行數(shù)據(jù)流模塊的設(shè)計(jì) |
| 本章小結(jié) |
| 思考題 |
| 第十六章復(fù)雜時(shí)序邏輯電路 |
| 設(shè)計(jì)實(shí)踐 |
| 16.1二線制I2CCMOS串行EEPROM |
| 16.2I2C總線特征介紹 |
| 16.3二線制I2CCMOS串行EEPROM讀寫(xiě)操作 |
| 16.4EEPROM的VerilogHDL程序 |
| 本章小結(jié) |
| 思考題 |
| 第十七章簡(jiǎn)化的RISCCPU設(shè)計(jì) |
| 17.1課題的來(lái)由和設(shè)計(jì)環(huán)境介紹 |
| 17.2CPU |
| 17.3RISCCPU結(jié)構(gòu) |
| 17.4RISCCPU的操作和時(shí)序 |
| 17.5RISCCPU的尋址方式和指令系統(tǒng) |
| 17.6RISCCPU模塊的調(diào)試 |
| 本章小結(jié) |
| 思考題 |
| 第十八章虛擬器件.虛擬接口模型.基于平臺(tái)的設(shè)計(jì)方法及其在大型數(shù)字系統(tǒng)設(shè)計(jì)中的應(yīng)用 |
| 18.1軟核和硬核.宏單元.虛擬器件.虛擬接口模型和基于平臺(tái)的設(shè)計(jì)方法 |
| 18.2虛擬器件和虛擬接口模塊的供應(yīng)商 |
| 18.3虛擬模塊的設(shè)計(jì) |
| 18.4虛擬接口模型的實(shí)例 |
| 本章小結(jié) |
| 思考題 |
| 參考文獻(xiàn)... |
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